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    • 专利摘要:
    本揭露的實施例描述用於減少調變器裝置的波導中之光損耗的技術及組態。在一實施例中，一種設備包括基板，及形成在該基板上的調變器裝置之波導，該波導具有組態成接收光線以沿該波導傳播之第一部、包括形成在波導中並合併成單一槽之兩槽的第二部，該第二部與該第一部耦合、包括形成在波導中之該單一槽的第三部，該第三部與該第二部耦合、包括形成在波導中之另外兩槽的第四部，該另外兩槽自該單一槽分支，該第四部與該第三部耦合、及組態成輸出經傳播之光線的第五部，該第五部與該第四部耦合。描述其他實施例並/或主張其專利權。
    公开号:TW201323951A
    申请号:TW101131832
    申请日:2012-08-31
    公开日:2013-06-16
    发明作者:Peter L Chang；Jia-Hung Tseng
    申请人:Intel Corp；
    IPC主号:G02F1-00
    专利说明:
    開槽式波導調變器裝置之開槽式Y耦合波導
    本揭露之實施例主要有關於積體電路的領域，詳言之，有關於用於減少調變器裝置的波導中之光損耗的技術及組態。
    波導可用來在光互連系統的調變器裝置中路由光線。目前的波導會經歷光損耗，這會限制目前波導在新興之光互連系統中的使用。
    本揭露的實施例提供用於減少調變器裝置的波導中之光損耗的技術及組態。在以下詳細說明中，參考形成詳細說明一部分的附圖，其中類似參考符號指定所有圖中的類似部件，且於其中例示性顯示其中可實行本揭露之標的之實施例。應可了解到可利用其他實施例並可做出結構或邏輯性改變而不背離本揭露之範圍。因此，以下詳細說明不應加以限制性解釋，且由所附之申請專利範圍及其等效者界定實施例之範圍。
    以最有助於理解主張專利權之標的之方式輪流地描述各種操作為多個離散操作。然而，說明之順序不應被詮釋為暗示這些操作一定得為順序相依。
    在本揭露的目的下，詞組「A及/或B」意指(A)、(B)、或(A及B)。在本揭露的目的下，詞組「A、B、及/或C」意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B、及C)。
    說明可能使用基於透視的說明，如頂部/底部。這種說明僅用來促進討論且不打算將本文中所述的實施例之應用侷限於任何特定方位。
    說明可能使用詞組「在一實施例中」或「在實施例中」，這些各可指一或更多個相同或不同的實施例。此外，相關於本揭露的實施例所用的用語「包含」、「包括」、「具有」、及之類為同義詞。用語「耦合的」可指直接連結、間接連結、或間接連通。
    如在本文中所用，用語「模組」可指、為部分的、或包括特殊應用積體電路(ASIC)、電子電路、處理器(共享、專用、或群組)、及/或記憶體(共享、專用、或群組)，其執行一或更多個軟體或韌體程式、組合邏輯電路、及/或提供所述功能之其他適合的構件。
    第1圖示意性繪示根據一些實施例的一示範光互連系統100，其包括具有開槽式Y耦合波導(例如，第2圖的波導200)的調變器裝置108。光互連系統100包括使用光路由構件耦合在一起的第一處理器為基之系統125及第二處理器為基之系統150，該光路由構件例如光纖114在第一處理器為基之系統125及第二處理器為基之系統150之間路由光線或「光模式」信號(例如，光線109及111)。
    第一處理器為基之系統125可包括組態成驅動(例如，由箭頭101所標示)平面光波電路(PLC)106的一或更多個調變器裝置(此後稱為「調變器裝置108」)之處理器102。調變器裝置108可包括開槽式Y耦合波導，此後稱為「波導」(例如，第2圖的波導200)。調變器裝置108組態成調變從光源104接收到的光線105。光源104在一些實施例中可為雷射光源。從調變器裝置108輸出經調變的光線107到連接器元件112。連接器元件112在光纖114上路由來自調變器裝置108的光線109到第二處理器為基之系統150。
    在一些實施例中，第二處理器為基之系統150在光纖114上發送光線111到第一處理器為基之系統125。雖未圖示，可與第一處理器為基之系統125類似地配備第二處理器為基之系統150。可由第一處理器為基之系統125的連接器元件112接收第二處理器為基之系統150所發送的光線111。連接器元件112可路由光線113到一或更多個檢測器(此後「檢測器110」)。處理器102組態成基於在檢測器110接收到的光線113來處理信號(例如，由箭頭103所標示)。
    第一處理器為基之系統125及/或第二處理器為基之系統150在一些實施例中可包括額外的構件。例如，第一處理器為基之系統125及/或第二處理器為基之系統150可相應於針對第5圖之示範處理器為基的系統500所述之實施例。
    第2圖示意性繪示根據一些實施例的開槽式Y耦合波導200。波導200可為用於光線105之路由的調變器裝置(例如，第1圖的調變器裝置108)之光路徑。在一些實施例中，調變器裝置可進一步包括在波導200底下的基板(例如，第3A至C圖的基板360)及設置在波導200上之電光(EO)聚合物(例如，第3A至C圖的EO聚合物370)，為了清楚而在第2圖之由上而下角度中省略這些元件。
    波導200可包括第一部203、第二部205、第三部207、第四部209、及第五部211，各以虛線分界並如所示般耦合。第一部203可組態成接收光線105以沿著波導200傳播。可由用來描繪光線105及107的箭頭標示光線傳播通過波導200的方向。在一些實施例中，第一部203不包括形成於其中之槽特徵。第一部203可在光線傳播方向中具有長度L1，其在一些實施例中大於或等於10微米。在其他實施例中可針對L1使用其他的長度。
    第二部205可與第一部203直接耦合。在一些實施例中，第二部205包括以波導200的材料形成之兩個槽214。這兩個槽214可合併成為單一槽216以形成如所見的開槽式Y耦合特徵。這兩個槽214可自波導200之相對邊緣延伸並合併成單一槽216。第二部205的這兩個槽214可提供自第一部203(其可能不包括槽)至第三部207的單一槽216之漸進式錐形轉變。
    這兩個槽214可減少波導200中之光損耗或耦合損耗。由這兩個槽214所形成的Y耦合特徵可提供較低模式擾動路線以從第一部203輸送光模式或光線105到第三部207。例如，與不包括由兩槽214所形成的Y耦合特徵之類似波導的5.1分貝(dB)之光損耗相比，波導200的光損耗可約為1.5 dB。
    在一些實施例中，第二部205可在光線傳播方向中具有長度L2，其大於或等於50微米。增加L2的長度可減少通過第二部205之光線105的耦合損耗。減少L2的長度可降低與較長/較大波導之製造有關的成本。在其他實施例中可針對L2使用其他的長度。
    第三部207可與第二部205直接耦合。在一些實施例中，第三部207包括單一槽216。在一些實施例中，第三部207可在光線傳播方向中具有長度L3，其在一些實施例中大於或等於200微米。在其他實施例中可針對L3使用其他的長度。
    第四部209可與第三部207直接耦合。在一些實施例中，第四部209包括以波導200的材料形成之兩個槽218。這兩個槽218可從單一槽216分支出去並延伸到波導200之相對邊緣而形成如所見的另一個開槽式Y耦合特徵。第四部209的這兩槽218可提供自第三部207(其包括單一槽216)至第五部211的漸進式錐形轉變。
    這兩個槽218可減少波導200中之光損耗或耦合損耗。由這兩個槽218所形成的Y耦合特徵可提供較低模式擾動路線以從第三部207輸送光模式或光線105到第五部211。
    在一些實施例中，第四部209可在光線傳播方向中具有長度L4，其大於或等於50微米。增加L4的長度可減少通過第四部209之光線105的耦合損耗。減少L4的長度可降低與較長/較大波導之製造有關的成本。在其他實施例中可針對L4使用其他的長度。
    第五部211可與第四部209直接耦合。在一些實施例中，第五部211可組態成從波導200輸出經傳播的光線107。第五部211可不包括形成於其中之任何槽特徵。第五部211可在光線傳播方向中具有長度L5，其在一些實施例中大於或等於10微米。在其他實施例中可針對L5使用其他的長度。
    在各種實施例中，兩槽214跨第一虛線X互相對稱，該第一虛線在波導200之光線傳播方向中延伸。兩槽218跨第一虛線X互相對稱。單一槽216可與第一虛線X平行。在一些實施例中，兩槽214與兩槽218跨第二虛線Y互相對稱，如所見，該第二虛線與第一虛線X呈垂直。
    第3A至3C圖示意性繪示根據一些實施例的包括開槽式Y耦合波導200(「波導200」)之調變器裝置(例如，第1圖的調變器裝置108)的剖面圖300A、300B、及300C。同時參考第3A圖及第2圖，剖面圖300A代表沿著與第二虛線Y平行的方向切割通過波導200之第一部203及/或第五部211的調變器裝置之剖面圖。如所見，調變器裝置的剖面圖300A包括形成在基板360上的波導200、形成在基板360上的摻雜型半導體材料之層302、及形成在波導200上之電光(EO)聚合物370。
    基板360可由介電材料構成，比如氧化矽(SiO2)。可在其他實施例中使用其他適當的材料來製造基板360。
    層302可由半導體材料構成，比如矽(Si)，摻雜有雜質以變更半導體材料的電性質。層302可在一些實施例中具有約50奈米的厚度T。層302在其他實施例中可由其他適當的材料構成且/或具有其他厚度。
    波導200可由半導體材料構成，比如矽(Si)。波導頂部上的相對邊緣可由寬度W1分離，在一些實施例中其之範圍係從400到500奈米。波導200可在一些實施例中具有約100至300奈米的高度H。波導200在其他實施例中可由其他適當的材料構成並針對寬度W1和高度H具有其他的值。
    可形成EO聚合物370以實質地密封波導200。EO聚合物370可由任何適當材料構成。
    同時參考第3B圖及第2圖，剖面圖300B代表沿著與第二虛線Y平行的方向切割通過波導200之第二部205及/或第四部209的調變器裝置之剖面圖。如所見，調變器裝置之剖面圖300B包括形成在波導200中的兩個槽214或218。在一些實施例中，以EO聚合物370的電光聚合物材料填充這兩個槽214或218。這兩個槽214或218可在一些實施例中從波導200的頂部延伸到基板360。兩槽214或218的各者具有範圍可從50到150奈米的寬度(例如，W2及W3)。兩槽214或218的各者之寬度W2及W3可在其他實施例中具有其他的值。
    同時參考第3C圖及第2圖，剖面圖300C代表沿著與第二虛線Y平行的方向切割通過波導200之第三部207的調變器裝置之剖面圖。如所見，調變器裝置之剖面圖300C包括形成在波導200中之單一槽216。在一些實施例中，以EO聚合物370的電光聚合物材料填充單一槽216。單一槽216可在一些實施例中從波導200的頂部延伸到基板360。單一槽216可具有範圍可從50到150奈米的寬度W4。單一槽216之寬度W4可在其他實施例中具有其他的值。在一些實施例中，寬度W4與第3B圖之寬度W2及W3為相同。第3C圖之單一槽216及第3B圖之槽214或218可在一些實施例中具有與第3A圖中的波導200之高度H相同的高度。
    第4圖為根據一些實施例之製造包括開槽式Y耦合波導(例如，第2圖之波導200)之調變器裝置(例如，第1圖的調變器裝置108)的方法400之流程圖。在402，方法400包括提供基板(如第3A至C圖之基板360)。基板可相應於已在本文中敘述的實施例。
    在404，方法400進一步包括在基板上形成調變器裝置之開槽式Y耦合波導(「波導」)。可藉由使用任何適當的沈積程序在基板上來沈積半導體材料而形成波導，該沈積程序包括，例如，化學蒸氣沈積(CVD)、物理蒸氣沈積(PVD)、及原子層沈積(ALD)技術。可使用例如圖案化程序(比如，微影技術及/或蝕刻程序)來移除部份已沈積之半導體材料，以選擇性移除材料而形成波導。可圖案化並摻雜(例如，使用佈植程序)已沈積之半導體材料來形成與波導相鄰之摻雜型半導體材料的層(如第3A至C圖之層302)。可使用例如圖案化程序來在波導中形成槽(如第2圖之兩槽214、單一槽216、及/或兩槽218)，該圖案化程序包括各向異性蝕刻程序，其選擇性移除在波導形成槽的區域中之半導體材料。
    在406，方法400進一步包括在波導上沈積EO聚合物(如第3A至C圖之.EO聚合物370)。在一些實施例中，沈積EO聚合物來實質上填充形成於波導中的槽並密封波導。可使用任何適當的程序來沈積EO聚合物。
    可使用任何適當的硬體及/或軟體將本揭露的實施例實施成系統以視需要組態。第5圖示意性繪示一示範性處理器為基的系統500，其可為根據一些實施例在本文中所述的光互連系統之一部分。例如，示範性處理器為基的系統500可代表第1圖中之光互連系統100的第一處理器為基之系統125及/或第二處理器為基之系統150。在一實施例中，系統500包括一或更多個處理器504。一或更多個處理器504之一可相應於第1圖之處理器102。
    系統500可進一步包括耦合到處理器504的至少一者之系統控制模組508、耦合到系統控制模組508之系統記憶體512、耦合到系統控制模組508之非依電性記憶體(NVM)/貯存516、及耦合到系統控制模組508之一或更多個通訊介面520。
    針對一實施例之系統控制模組508可包括任何適當的介面控制器來提供任何適當的介面給處理器504的至少一者及/或給與系統控制模組508通訊之任何適當的裝置或構件。
    系統控制模組508可包括記憶體控制器模組510來提供介面給系統記憶體512。記憶體控制器模組510可為硬體模組、軟體模組、及/或韌體模組。
    系統記憶體512可用來載入並儲存例如系統500之資料及/或指令。針對一實施例之系統記憶體512可包括任何適當的依電性記憶體，比如適當的DRAM。
    針對一實施例之系統控制模組508可包括一或更多個輸入/輸出(I/O)控制器來提供介面給NVM/貯存516及通訊介面520。
    NVM/貯存516可用來儲存例如資料及/或指令。NVM/貯存516可包括任何適當的非依電性記憶體，比如PCM或快閃記憶體，並/或可包括任何適當的非依電性儲存裝置，比如一或更多個硬碟機(HDD)、一或更多個光碟(CD)機、及/或一或更多個數位多功能碟(DVD)機。
    NVM/貯存516可包括儲存資源，其為其上安裝系統500之裝置的一實體部分或可由該裝置加以存取，但未必為該裝置的一部分。例如，可經由通訊介面520透過網路存取NVM/貯存516。
    通訊介面520可提供介面給系統500以透過一或更多個有線或無線網路及/或任何其他適當的裝置通訊。
    針對一實施例，處理器504的至少一者可與系統控制模組508之一或更多個控制器的邏輯(如記憶體控制器模組510)封裝在一起。針對一實施例，處理器504的至少一者可與系統控制模組508之一或更多個控制器的邏輯封裝在一起而形成系統級封裝(SiP)。針對一實施例，處理器504的至少一者可整合到與系統控制模組508之一或更多個控制器的邏輯相同之晶粒上。針對一實施例，處理器504的至少一者可整合到與系統控制模組508之一或更多個控制器的邏輯相同之晶粒上而形成晶片系統(SoC)。
    在各種實施例中，系統500可為，但不限於，伺服器、工作站、無線電基地台、桌上型運算裝置、有源電纜、或行動運算裝置(如膝上型運算裝置、手持運算裝置、手機、平板電腦、智慧型手機、小筆電等等)。在各種實施例中，系統500可具有更多或更少的構件，及/或不同的架構。
    雖已為了說明而在本文中繪示並敘述某些實施例，打算實現相同目的之各式各樣的替代及/或等效實施例或實作可取代所示及所述之實施例而不背離本揭露之範圍。此申請案打算涵蓋在本文中討論過的實施例之任何改編或變異。因此，在本文中所述的實施例顯然僅受限於申請專利範圍及其等效者。
    100‧‧‧光互連系統
    102‧‧‧處理器
    104‧‧‧光源
    105‧‧‧光線
    106‧‧‧平面光波電路
    107‧‧‧光線
    108‧‧‧調變器裝置
    109‧‧‧光線
    110‧‧‧檢測器
    111‧‧‧光線
    112‧‧‧連接器元件
    113‧‧‧光線
    125‧‧‧第一處理器為基之系統
    150‧‧‧第二處理器為基之系統
    200‧‧‧波導
    203‧‧‧第一部
    205‧‧‧第二部
    207‧‧‧第三部
    209‧‧‧第四部
    211‧‧‧第五部
    214‧‧‧槽
    216‧‧‧單一槽
    218‧‧‧槽
    302‧‧‧層
    360‧‧‧基板
    370‧‧‧電光聚合物
    500‧‧‧處理器為基的系統
    504‧‧‧處理器
    508‧‧‧系統控制模組
    510‧‧‧記憶體控制器模組
    512‧‧‧系統記憶體
    516‧‧‧非依電性記憶體(NVM)/貯存
    520‧‧‧通訊介面
    連同附圖藉由上述詳細說明可輕易了解實施例。為了促進說明，類似參考符號標示類似結構元件。舉例而非限制性在附圖的圖示中繪示實施例。
    第1圖示意性繪示根據一些實施例的一示範光互連系統，其包括具有開槽式Y耦合波導的調變器裝置。
    第2圖示意性繪示根據一些實施例的開槽式Y耦合波導。
    第3A至3C圖示意性繪示根據一些實施例的包括開槽式Y耦合波導之調變器裝置的剖面圖。
    第4圖為根據一些實施例之製造包括開槽式Y耦合波導之調變器裝置的方法之流程圖。
    第5圖示意性繪示一示範處理器為基的系統，其可為根據一些實施例在本文中所述的光互連系統之一部分。
    100‧‧‧光互連系統
    101、103‧‧‧箭頭
    102‧‧‧處理器
    104‧‧‧光源
    105‧‧‧光線
    106‧‧‧平面光波電路
    107‧‧‧光線
    108‧‧‧調變器裝置
    109‧‧‧光線
    110‧‧‧檢測器
    111‧‧‧光線
    112‧‧‧連接器元件
    113‧‧‧光線
    114‧‧‧光纖
    125‧‧‧第一處理器為基之系統
    150‧‧‧第二處理器為基之系統
    权利要求:
    Claims (20)
    [1] 一種設備，包含：基板；及形成在該基板上的調變器裝置之波導，該波導具有：組態成接收光線以沿該波導傳播之第一部，包括形成在該波導中之第一兩槽的第二部，該兩槽合併成單一槽，該第二部與該第一部耦合，包括形成在該波導中之該單一槽的第三部，該第三部與該第二部耦合，包括形成在該波導中之第二兩槽的第四部，該些第二兩槽自該單一槽分支，該第四部與該第三部耦合，及組態成輸出經傳播之光線的第五部，該第五部與該第四部耦合。
    [2] 如申請專利範圍第1項所述之設備，其中該基板包括介電材料。
    [3] 如申請專利範圍第2項所述之設備，其中該基板包括氧化矽(SiO2)。
    [4] 如申請專利範圍第1項所述之設備，其中該波導包括半導體材料。
    [5] 如申請專利範圍第4項所述之設備，其中該波導包括矽。
    [6] 如申請專利範圍第1項所述之設備，其中：該第二部之該些第一兩槽從該波導的相對邊緣延伸並合併成該單一槽；及該第四部之該些第二兩槽從該單一槽分支並延伸到該波導的相對邊緣。
    [7] 如申請專利範圍第6項所述之設備，其中：該些第一兩槽跨第一虛線互相對稱，該第一虛線在該波導中之光線傳播的方向中延伸；該些第二兩槽跨該第一虛線互相對稱；及該些第一兩槽與該些第二兩槽跨第二虛線互相對稱，該第二虛線與該第一虛線呈垂直。
    [8] 如申請專利範圍第1項所述之設備，其中：該波導之該第一部及該第五部各具有在通過該波導之光線傳播的方向中大於或等於10微米之長度；該波導之該第二部及該第四部各具有在通過該波導之光線傳播的該方向中大於或等於50微米之長度；及該波導之該第三部具有在通過該波導之光線傳播的該方向中大於或等於200微米之長度。
    [9] 如申請專利範圍第1項所述之設備，其中該第二部之該些第一兩槽、該第三部之該單一槽、及該第四部之該些第二兩槽各具有50奈米至150奈米的寬度及100奈米至300奈米的高度。
    [10] 如申請專利範圍第1項所述之設備，其中以實質上密封該波導的電光(EO)聚合物填充該第二部之該些第一兩槽、該第三部之該單一槽、及該第四部之該些第二兩槽。
    [11] 一種方法，包含：提供包括介電材料之基板；及在該基板上形成調變器裝置之波導，該波導包括半導體材料並具有：組態成接收光線以沿該波導傳播之第一部，包括形成在該波導中之第一兩槽的第二部，該兩槽合併成單一槽，該第二部與該第一部耦合，包括形成在該波導中之該單一槽的第三部，該第三部與該第二部耦合，包括形成在該波導中之第二兩槽的第四部，該些第二兩槽自該單一槽分支，該第四部與該第三部耦合，及組態成輸出經傳播之光線的第五部，該第五部與該第四部耦合。
    [12] 如申請專利範圍第11項所述之方法，其中形成該波導包括：在該基板上沈積該波導的該半導體材料；及移除該半導體材料的一部分來形成該第二部之該些第一兩槽、該第三部之該單一槽、及該第四部之該些第二兩槽。
    [13] 如申請專利範圍第12項所述之方法，其中移除該半導體材料的該部分包括：使用各向異性蝕刻程序來蝕刻該已沈積的半導體材料。
    [14] 如申請專利範圍第11項所述之方法，其中：該第二部之該些第一兩槽從該波導的相對邊緣延伸並合併成該單一槽；及該第四部之該些第二兩槽從該單一槽分支並延伸到該波導的相對邊緣。
    [15] 如申請專利範圍第11項所述之方法，進一步包含：沈積電光(EO)聚合物以實質上填充該第二部之該些第一兩槽、該第三部之該單一槽、及該第四部之該些第二兩槽。
    [16] 一種系統，包含：組態成驅動調變器裝置之處理器；及該調變器裝置，該調變器裝置與該處理器耦合並包括波導，該波導具有：組態成接收光線以沿該波導傳播之第一部，包括形成在該波導中之第一兩槽的第二部，該兩槽合併成單一槽，該第二部與該第一部耦合，包括形成在該波導中之該單一槽的第三部，該第三部與該第二部耦合，包括形成在該波導中之第二兩槽的第四部，該些第二兩槽自該單一槽分支，該第四部與該第三部耦合，及組態成輸出經傳播之光線的第五部，該第五部與該第四部耦合。
    [17] 如申請專利範圍第16項所述之系統，進一步包含：與該調變器耦合之雷射光源，以提供該光線來沿著該波導傳播；路由從該波導輸出之光線到另一個處理器為基之系統並路由從該另一個處理器為基之系統接收到的光線的連接器；及接收來自該連接器之從該另一個處理器為基之系統接收到的該光線的檢測器，其中該處理器組態成處理從該檢測器接收的信號。
    [18] 如申請專利範圍第17項所述之系統，進一步包含：該另一個處理器為基之系統；及與該連接器耦合並組態成從該調變器裝置路由光線到該另一個處理器為基之系統並從該另一個處理器為基之系統路由光線到該檢測器之光纖。
    [19] 如申請專利範圍第16項所述之系統，其中：該第二部之該些第一兩槽從該波導的相對邊緣延伸並合併成該單一槽；及該第四部之該些第二兩槽從該單一槽分支並延伸到該波導的相對邊緣。
    [20] 如申請專利範圍第16項所述之系統，其中該系統為手持運算裝置、平板電腦、或智慧型手機。
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